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Herbegue, Hajer. Approche ADL pour la modélisation d'architecture basée sur les contraintes (calcul de WCET)

Herbegue, Hajer (2014). Approche ADL pour la modélisation d'architecture basée sur les contraintes (calcul de WCET).

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Résumé en francais

La modélisation des systèmes temps-réel nécessite la connaissance de la borne supérieure des temps d'exécution possibles des tâches temps-réel, appelée temps d'exécution pire-cas ou WCET-Worst Case Execution Time. Le calcul du WCET par analyse statique est basée sur l'analyse du flot de contrôle du programme. Les chemins d'exécution du programme sont composés de séquences d'instructions, qu'on appelle les blocs de base, et des contrôles. Une étape de l'analyse statique, appelée analyse du pipeline, permet d'étudier l'impact de la micro-architecture sur le temps d'exécution des instructions du bloc de base. Le travail de cette thèse s'intéresse à l'analyse du pipeline pour le calcul du WCET. Cette étape du flotot de calcul du WCET prend en compte les caractéristiques du jeu d'instructions et les caractéristiques matérielles du processeur. On a alors besoin de spécifications haut-niveau de l'architecture logicielle et matérielle des processeurs. Nous considérons les langages de description d'architecture (Architecture Description Languages-ADL) pour la description du processeur. Les ADLs, comme Sim-nML, HARMLESS, LISA, sont utilisés pour la génération d'outils ciblés (simulateurs, assembleurs), la vérification, etc. Parmi les outils, OTAWA est un environnement pour l'analyse de temps, qui implémente différentes méthodes de calcul du temps d'exécution pire-cas. Actuellement, OTAWA utilise le langage Sim-nML pour la spécification du jeu d'instructions (le niveau ISA) de l'architecture. Ce travail de thèse est une contribution à OTAWA par une approche ADL pour l'analyse du pipeline. Le but étant d'améliorer l'expressivité en terme de description des processeurs, nous proposons une extension du langage de description Sim-nML, comme première contribution. Cette extension permet de supporter, en plus de la description du jeu d'instructions, la description matérielle de processeurs complexes. Elle permet aussi de séparer l'étape de description d'architecture de l'étape d'analyse et de calcul du temps. Cette extension permet une description déclarative des ressources disponibles et de leurs caractéristiques et aussi de superposer le modèle d'utilisation de ressources des instructions à la description initiale des instructions, qu'on appellera modèle d'exécution. La deuxième contribution de cette thèse consiste à mettre en place une nouvelle méthode pour le calcul du temps d'exécution d'un bloc de base. Nous proposons une méthode nouvelle pour le calcul du temps de bloc de base, basée sur la programmation par contraintes (Constraint Satisfaction Problem-CSP). Nous avons inscrit cette méthode dans une approche automatisée, basée sur la spécification ADL du processeur et sur une séquence d'instructions à analyser (le bloc de base). Nous utilisons des langages de spécification de contraintes et des outils de résolutions. Le principe est d'exprimer les propriétés structurelles et temporelles de l'architecture et des instructions avec des contraintes.

Sous la direction du :
Directeur de thèse
Sainrat, Pascal
Filali, Mamoun
Ecole doctorale:Mathématiques, informatique, télécommunications de Toulouse (MITT)
laboratoire/Unité de recherche :Institut de Recherche en Informatique de Toulouse (IRIT), UMR 5505
Mots-clés libres :Architecture - Pipeline - Temps-réel - Langages d'architecture - Temps d'exécution pire-cas
Sujets :Informatique
Déposé le :20 Apr 2015 15:28