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Mallet, Nicolas. Développement d'architectures 3D à base de transistors MOS à canal nanofil III-V

Mallet, Nicolas (2019). Développement d'architectures 3D à base de transistors MOS à canal nanofil III-V.

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Résumé en francais

Ce sujet de thèse s'inscrit dans la course à la miniaturisation des technologies CMOS, où l'apparition d'effets néfastes (canaux courts) sur le comportement électrique des dispositifs a poussé l'exploration, ces dernières années, d'architectures non planaires de transistors ainsi que d'autres innovations au niveau matériau. Cette thèse propose une architecture 3D à base de nanofils verticaux III-V pour la réalisation de transistors MOS, présentant ainsi des challenges tant architecturaux qu'au niveau du matériau de canal. La thèse débute par la réalisation de nanofils verticaux sur plateforme Si suivant deux approches différentes. Une première voie descendante a permis, en combinant lithographie électronique et gravure plasma, d'obtenir de manière reproductible des nanofils verticaux de GaAs dont les diamètres atteignent 30 nm. Des nanofils verticaux d'InAs ont également été obtenus par voie ascendante. Une structuration de surface a permis de faire croître ces nanofils par MBE de manière localisée, permettant de contrôler leur positionnement pour la réalisation d'un dispositif. Deux études détaillées ont été effectuées afin de traiter les verrous liés aux matériaux III-V. La première a pour sujet la qualité de l'interface oxyde de grille/semiconducteur. Celle-ci possède naturellement une forte densité d'état d'interface menant au verrouillage du niveau de Fermi. Pour diminuer cet effet, la combinaison d'une préparation de surface et du dépôt de l'Al2O3 par ALD a été mise en place. Les caractérisations structurelles et électriques démontrent une interface atomiquement abrupte associée à une densité de défauts du même ordre de grandeur que l'état de l'art (10 12 eV-1.cm-2). La seconde porte sur l'obtention de contacts Source-Drain faiblement résistifs compatibles avec les technologies CMOS. Ceux-ci ont été réalisés par la formation d'un alliage ternaire avec un métal par diffusion thermique. A l'aide de l'étude cristallographique et des caractérisations électriques, l'alliage ternaire à base de nickel a été retenu pour la réalisation de contacts optimaux. Enfin, l'implémentation de ces solutions sur les nanofils verticaux a été réalisée avec succès. Finalement, un procédé de fabrication respectant les approches technologiques industrielles a été mis en place. La réalisation des nanofils verticaux suivie par l'intégration de l'oxyde de grille et des contacts alliés démontré avec succès. Une technique de planarisation du matériau isolant permettant le positionnement vertical du niveau de grille a également été développée. Afin de terminer le procédé, une méthode de gravure de la grille ainsi que la prise des contacts aux 3 bornes du transistor restent à démontrer.

Sous la direction du :
Directeur de thèse
Larrieu, Guilhem
Ecole doctorale:Génie électrique, électronique, télécommunications (GEET)
laboratoire/Unité de recherche :Laboratoire d'Analyse et d'Architecture des Systèmes (LAAS) - CNRS
Mots-clés libres :Semiconducteur - Transistor - MOS - III-V - Nanofil
Sujets :Electricite, électronique, automatique
Déposé le :06 Nov 2019 14:27